Strona 1 z 1

Minimalizacja stanów logicznych

: czw 15 kwie 2010, 15:29
autor: gavi
Witam
Muszę zrealizować automat który na grafie ma 6 zmiennych wejściowych, 6 zmiennych wyjściowych i 14 stanów. Nieco przydużo żeby minimalizację robić na piechotę. Czy znacie jakiś programik na PC o rozsądnym stopniu komplikacji i możliwy do osiągnięcia, którym można by się posłużyć?
Za pomoc z góry dziękuję.
Pzdr.
W

: ndz 18 kwie 2010, 15:13
autor: ^Target
Dawno nie grzebałem w temacie, ale najprawdopodobniej każde narzędzie do opisu sprzętu HDL w mniejszym lub większym stopniu pozwoli na rozwiązanie takiego problemu. Pracowałem na Xilinx'owym ISE (wtedy jeszcze był darmowy) i możliwe było podejrzenie wyjściowej struktury po syntezie, nawet do poziomu struktury logicznej. Na szybko co znalazłem, prawdopodobnie darmowe narzędzie do syntezy HDL znajdziesz tutaj: http://www.symphonyeda.com/ . Wymagana byłaby jednak znajomość VHDLa lub Veriloga. Możliwe, że są także inne narzędzia, np. pomoce do nauki projektowania układów cyfrowych, temat do zbadania

: sob 10 lip 2010, 6:45
autor: andy1955
trochę odświerzę ten temat.
Korzystam często ze strony:
http://www-ihs.theoinf.tu-ilmenau.de/~s ... naugh.html